インテルの詳細 144

インテルは Hot Chips 2023 で P コア アーキテクチャと E コア アーキテクチャを共有します。

Hot Chips 2023 で、インテルは将来の 144 コア Xeon Sierra Forest および Granite Rapids プロセッサーの詳細を初めて発表しました。前者はインテルの新しい Sierra Glen E コアで構成され、後者は新しい Redwood Cove P コアを採用しています。 。 次期次世代 Xeon チップは、「Intel 7」プロセス上のデュアル I/O チップレットと、「Intel 3」に刻まれたさまざまな構成のコンピューティング コアを組み合わせた新しいタイルベースのアーキテクチャを搭載して、来年前半に発売されます。プロセス。 この設計により、インテルは同じ基本構成を維持しながら、異なるタイプのコアに基づいて複数の製品を作成できます。Sierra Forest と Granite Rapids は、ソケット、メモリ、ファームウェア、および I/O 互換性を備えた Birch Stream プラットフォームに組み込まれ、合理化されたハードウェア検証プロセスを提供します。 。 また、同じソフトウェア スタックと相互運用できるため、顧客はニーズに応じていずれかのチップを採用できます。Intel は、次世代 Xeon Sierra Forest の E コアベースの設計により、ラック密度が最大 2.5 倍、ラック密度が 2.4 倍向上すると主張しています。一方、P コアを搭載した Granite Rapids は、メモリ帯域幅が「最大」2.8 倍向上したことにより、混合 AI ワークロードで 2 ～ 3 倍のパフォーマンスを提供します。 飛び込んでみましょう。

インテルは当初、第 4 世代 Xeon Sapphire Rapids プロセッサーでタイルベース (チップレット風の) アーキテクチャーに移行しましたが、Sierra Forest と Granite Rapids はアプローチに新たなレベルの分離をもたらしました。Intel は Sapphire Rapids で 4 ダイ設計を採用しました。 、各ダイにはメモリや PCIe コントローラーなど、関連する I/O 機能の一部が含まれています。 新しいプロセッサは、一部の I/O 機能を Intel 7 プロセス上にエッチングされた 2 つの個別の HSIO チップレットに完全に分散し、I/O のコスト、電力、パフォーマンスの最適なバランスを提供し、CPU コアとメモリ コントローラーは独立して存在します。専用のコンピューティングチップレット。

2 つの HSIO ダイはチップ パッケージの上部と下部に配置され、中央に 1 ～ 3 個のコンピューティング ダイがあり、すべて基板内に融合された不特定数の EMIB (Embedded Multi-Die Interconnect Bridge) 相互接続で結合され、ブリッジの両端にダイツーダイ相互接続があります。コンピューティング タイルは、Granite Rapids 用の Redwood Cove P コア (パフォーマンス コア) または Sierra Forest 用の Sierra Glen E コアのいずれかを採用します。インテルは両方のタイプを備えたモデルを提供しません同じパッケージ内のコアの数。 コンピューティング チップレットには、Intel 4 プロセスには含まれていない高密度ライブラリを備えた EUV 対応の Intel 3 プロセスが付属しています。 インテルは当初、設計を「インテル 4」から「インテル 3」に切り替えたため、Granite Rapids Xeon の発売を 2023 年から 2024 年に延期しましたが、チップは 2024 年前半の発売予定のままです。Granite Rapids は、私たちが認識するものです。従来の Xeon データセンター プロセッサ - これらのモデルには、インテルの最速アーキテクチャのパフォーマンスを最大限に発揮できる P コアのみが搭載されています。 各 P コアには 2MB の L2 キャッシュと 4MB の L3 キャッシュが付属しています。 Intel は Granite Rapids のコア数をまだ明らかにしていませんが、プラットフォームが単一サーバーで 1 ～ 8 個のソケットをサポートしていることを明らかにしました。 一方、Sierra Forest の E コア (効率コア) ラインナップは、より小さい効率コアのみを備えたチップで構成されています。 Intel の Alder チップや Raptor Lake チップと同じように、データセンターで普及しつつある Arm プロセッサと競合するのに有利な位置にあります。 E コアは、4MB の L2 キャッシュ スライスと 3MB の L3 キャッシュを共有する 2 コアまたは 4 コアのクラスターに配置されます。 E-Core 搭載プロセッサーには最大 144 個のコアが搭載されており、最大限の電力効率、面積効率、パフォーマンス密度を実現するように最適化されています。 高コア数モデルの場合、各 E コア コンピューティング チップレットは 48 コアを使用します。 Sierra Forest はシングル ソケット システムとデュアル ソケット システムにドロップでき、TDP は「最低」200 W です。コア タイプに関係なく、各コンピューティング ダイにはコア、L2 および L3 キャッシュ、ファブリックおよびキャッシュ ホーム エージェント (CHA) が含まれています。 。 また、ダイの両端に DDR5-6400 メモリ コントローラを搭載し、標準の DDR メモリ、または標準の DIMM よりも 30 ～ 40% 多いメモリ帯域幅を提供する新しい MCR メモリのいずれかを合計最大 12 チャネル (1DPC または 2DPC) 搭載します。上で見られるように、コンピューティング チップレットはモデルに基づいてさまざまなサイズで提供され、シングル コンピューティング ダイ製品にはより大きなコンピューティング クラスターが付属します。 インテルは、コンピューティング チップレットごとのメモリ チャネルの数も変更する予定です。ここでは、1 つのコンピューティング チップレットを備えた製品には 3 つのメモリ コントローラーが搭載されていますが、2 つ以上のコンピューティング チップレットを備えた設計には、それぞれ 2 つのメモリ コントローラーが搭載されています。 メモリ コントローラをコンピューティング チップレットに緊密に統合するという Intel の決定により、すべてのメモリ コントローラを 1 つの中央 I/O ダイに採用する AMD の EPYC 設計と比較して、一部のワークロードで優れたメモリ パフォーマンスが得られるはずであり、その結果、レイテンシと競合ポイントが増加します。コンピューティング ダイは、Intel が「論理モノリシック メッシュ」と呼ぶもので他のすべてのコアと L3 キャッシュを共有しますが、特定のワークロードのレイテンシーを最適化するためにサブ NUMA クラスターに分割することもできます。 メッシュは L3 キャッシュ スライスを結合して統合共有キャッシュにし、合計容量が 0.5 ギガバイトを超える可能性があり、これは Sapphire Rapids のほぼ 5 倍に相当します。 各ダイ境界は、ダイ間の TB/秒以上の帯域幅をサポートします。組み合わせると、2 つの HSIO ダイは、PCIe 5.0/CXL 2.0 (タイプ 1、2、および 3 デバイス) の最大 136 レーン、最大 6 つの UPI リンク (144レーン）、Sapphire Rapids のアクセラレーション エンジンと同様の方法で、圧縮、暗号化、およびデータ ストリーミング アクセラレータを備えています。 各 HSIO ダイには、計算チップレットを管理する電力制御回路も含まれていますが、各計算チップレットには、必要に応じて独立して動作できる独自の電力制御もあります。 Intel はチップセット (PCH) の要件を廃止し、AMD の EPYC プロセッサと同様にプロセッサを自己起動できるようにしました。